FPGA-Design, ASIC-Design, RTL-Design, Verifikation
Aktualisiert am 07.01.2025
Profil
Freiberufler / Selbstständiger
Remote-Arbeit
Verfügbar ab: 07.01.2025
Verfügbar zu: 100%
davon vor Ort: 100%
FPGA-Design
RTL-Design
Verifikation
ASIC-Design
System-on-a-Chip
Bus-Systeme
Formale Verifikation
Xilinx
Altera
Lattice
Synopsys
Cadence
RTOS
Linux
Specman
SVN
GIT
Prozessorarchitektur
PCIe
Speicheranbindungen
ModelSim
Deutsch
Muttersprache
Englisch
fließend in Wort und Schrift
Russisch
Muttersprache

Einsatzorte

Einsatzorte

Deutschland, Schweiz, Österreich
möglich

Projekte

Projekte

1 Jahr
2024-01 - 2024-12

Bildverarbeitung für ein Kamerasystem mit 5 Farbkanälen

FPGA-Design Quartus Prime SE/PE Platform Designer QuestaSim ...
FPGA-Design
Daten eines Kamerasystems sollten im Preprocessing verarbeitet und aufbereitet werden. Dabei wurden Filter wie Konvergenz-, Bidunschärfe- und Verstärkungskorrekturen realisiert. Berührungpunkte: CLHS, PCIe, DDR4 und Aria10 FPGAs
Quartus Prime SE/PE Platform Designer QuestaSim VHDL CLHS DDR PCIe Arria10
Gieseke+Devrient GmbH
Remote
2 Jahre
2023-01 - 2024-12

Erstellung von Beispielapplikationen für EtherCAT- und Profinet-Anwendungen

FPGA-Design mit Software-Entwicklung Propel Radiant ModelSim ...
FPGA-Design mit Software-Entwicklung
Basierend auf Lattice Devices sollten Beispielapplikationen für EtherCAT und Profinet Anwendungen erstellt und getestet werden. Zum Einsatz kamen FPGAs von Lattice wie Certus-NX und CertusPro-NX. Es wurden RISCV basierte SoCs realisiert und die Profinet / EtherCAT Komponenten integriert.
Propel Radiant ModelSim VHDL JTAG DDR 1G/100M Ethernet C/C++ DDR4 Ethernet SPI I²C RS232 DMA RTOS RISCV
Lattice Semiconductor
Remote
7 Monate
2022-06 - 2022-12

Entwicklung einer EtherCAT IP im Kundenauftrag

FPGA-Design Quartus ModelSim VHDL ...
FPGA-Design
Für interne Zwecke sollte eine Client-IP gemäß der EtherCAT-Spezifikation entwickelt und getestet werden.
Quartus ModelSim VHDL Altera Arria Ethernet
KUKA AG
Remote
11 Jahre 7 Monate
2010-11 - 2022-05

Ausgewählte FPGA-Projekte

FPGA-Design und Teamlead Altera Quartus Altera Stratix Xilinx ISE ...
FPGA-Design und Teamlead

01/2022 - 05/2022

OF1200

Realisierung eines FPGA-Designs zum HDLC-Processing zwecks Anbindung von Inbändkanälen zwischen dem On-Board-Switch und dem DIGI5 ASSP. Einsatz von 1G/10 Ethernet, PCIe auf einem Xilinx Kintex 7 FPGA


01/2021 - 02/2022

IP-Entwicklung für ein neues 1200G Produkt

Entwicklung von IPs wie OTLn-Interfaces und OTNn-Framer auf einem Stratix10 FPGA von Altera


11/2013 - 12/2018

100G OTN Muxponder mit AES Unterstützung

Entwicklung eines 100G-Muxponder mit AES Funktionen, später mit AES GCM Unterstützung. Einsatz eines Stratix5 FPGA von Altera


11/2010 - 12/2012

100G OTN Transponder

Entwicklung eines 100G-Transponders als Ein-Mann-Projekt unter Einsatz von zwei StatixIV FPGAs

Altera Quartus Altera Stratix Xilinx ISE Xilinx Vivado QuestaSim VHDL Verilog Systemverilog Ethernet 1G/10G/100G OTN DDR eMMC SPI I²C PCIe Highspeed-Transceiver bis 28G High Speed Design Microsemi FPGAs Libero
ADVA Optical Networking SE
Meiningen (Deutschland)
6 Jahre
2003-06 - 2009-05

Entwicklung einer neuartigen multigranularen rekonfiguriebaren Rechenarchitektur

Lead-Designer ASIC-Design Synopsys-Tools Cadence-Tools ...
Lead-Designer
Entwicklung einer neuartigen multigranularen rekonfiguriebaren Rechenarchitektur mit dynamischem Routing zur Laufzeit im Rahmen des DFG Schwerpunktprogramms 1148 
"Rekonfigurierbare Rechensysteme ".
ASIC-Design Synopsys-Tools Cadence-Tools Mentor-Tools VHDL
Institut für Technik der Informationsverarbeitung (ITIV) am KIT
Karlsruhe
4 Monate
2008-05 - 2008-08

Entwicklung eines ONT/OLT Controllers ein PON-System

FPGA-Design Xilinx ISE Xilinx Virtex ModelSim ...
FPGA-Design
Spezifikation, Implementierung, Synthese und Test des Controllers für die ONT/OLT Sendeeinheiten passiver optischer Netze (PONs) in VHDL für FPGAs und ASICs
Xilinx ISE Xilinx Virtex ModelSim VHDL
Alcatel-Lucent AG
Stuttgart
6 Monate
2007-06 - 2007-11

Morpheus

Nebentätigkeit
Nebentätigkeit
Entwicklung von AMBA AHB-basierten Kommunikationsstrukturen zur SoC-Anbindung der XPP Architektur in Verilog für das Projekt Morpheus
PACT XPP Technologies AG
6 Monate
2007-06 - 2007-11

Entwicklung einer AMBA AHB-Bridge für die XPP-Architektur

ASIC-Designer Synopsys-Tools ModelSim VHDL
ASIC-Designer
Entwicklung von AMBA AHB-basierten Kommunikationsstrukturen zur SoC-Anbindung der XPP Architektur in Verilog für das Projekt Morpheus, Auftrag: PACT XPP Technologies AG (Nebentätigkeit
Synopsys-Tools ModelSim VHDL
PACT XPP Technologies
München
5 Monate
2005-06 - 2005-10

Verifikation eines LSI SATA II-Controllers

Nebentätigkeit
Nebentätigkeit
  • Formale Verifikation eines LSI SATA II-Controllers von LSI Logic Corporation für Infineon Technologies AG unter Anwendung des Property-Checkers Gateprop
  • Mitwirkung als Tutor für Infineon Mitarbeiter als auch in der Entwicklung der Properties
OneSpin Solutions GmbH
4 Monate
2004-03 - 2004-06

Verifikation einer FPU

Nebentätigkeit
Nebentätigkeit
Formale Verifikation einer FPU der Firma (auf Anfrage), unter Anwendung des Property-Checkers Gateprop
Infineon Technologies AG
2 Jahre
2001-10 - 2003-09

BMBF-Projekt: IP²

Formale Verifikation eines Framer-Modells in VHDL für SONET/SDH Systeme der Firma (auf Anfrage) unter Anwendung des Property-Checkers Gateprop 
Infineon Technologies AG

Aus- und Weiterbildung

Aus- und Weiterbildung

1 Monat
2015-04 - 2015-04

Promotion

Dr.-Ing., KIT
Dr.-Ing.
KIT
Thema der Dissertation: auf Anfrage
6 Jahre
1995-10 - 2001-09

Studium - Elektrotechnik/ Datentechnik und Festkörperelektronik

Technische Universität Darmstadt
Technische Universität Darmstadt
Thema der Diplomarbeit: auf Anfrage
2 Jahre 11 Monate
1992-08 - 1995-06

Abitur

Bertolt-Brecht-Schule, Darmstadt
Bertolt-Brecht-Schule, Darmstadt

Kompetenzen

Kompetenzen

Top-Skills

FPGA-Design RTL-Design Verifikation ASIC-Design System-on-a-Chip Bus-Systeme Formale Verifikation Xilinx Altera Lattice Synopsys Cadence RTOS Linux Specman SVN GIT Prozessorarchitektur PCIe Speicheranbindungen ModelSim

Produkte / Standards / Erfahrungen / Methoden

Interfacing
  • Ethernet
  • PCIe
  • CLHS
  • SPI
  • I²C
  • I³C
  • DDR
  • AHB
  • AXI
  • Wishbone
  • etc.

Software-Expertise
  • Compiler-/Assembler-Entwurf
  • Programmiersprachen-Definition
  • GUI-Entwicklung
  • OOP
  • Dokumentation 

Development-Tools
  • Intel/Altera (Quartus Tools)
  • AMD/Xilinx (ISE, EDK, Vivado)
  • Synopsys (Design Compiler, Design Vision, Formality, Prime Time)
  • Cadence (SoC-Encounter, Virtuoso, Silicon Ensemble)
  • Mentor (ModelSim, HDL-Designer, QuestaSim)
  • Mentor/OneSpin Solutions (Gateprop/Gatecomp/DV360)
  • Aldec (ActiveHDL)
  • Microsoft (Visual Studio, Visual SourceSafe, Project, Office365)

Versionierung
  • Visual SourceSafe
  • CVS
  • SVN
  • GIT

Projektmanagement/Organisation
  • Agile Development
  • DevOps
  • ISO9001

Berufspraktische Erfahrung
01/2025 - heute
Rolle: Freelancer

Aufgaben:
  • FPGA/ASIC-Design, RTL-Design, Verifikation

06/2022 ? 12/2024
Rolle: Senior Solutions Architect
Kunde: El Camino GmbH

Aufgaben:
  • Bearbeitung von Kundenprojekten mit unterschiedlichen Schwerpunkten unter Einsatz von FPGAs

04/2022 ? 05/2022
Rolle: Principal Engineer R&D FPGA Design
Kunde: : ADVA Optical Networking SE

Aufgaben:
  • Abschlussarbeiten an laufenden Projekten auf Basis von HDLC

01/2016 ? 03/2022
Rolle: Senior Manager R&D FPGA Design
Kunde: ADVA Optical Networking SE

Aufgaben:
  • Team-Lead, Entwicklung und Mitarbeit an Next-Gen Übertragungstechniken bis 600G und kleinerer Projekte bis 100G

10/2012 ? 12/2015
Rolle: Manager R&D FPGA Design
Kunde: ADVA Optical Networking SE

Aufgaben:
  • Team-Lead, Entwicklung eines 100G Muxponders mit AES-Unterstützung

11/2010 ? 09/2012
Rolle: Senior Engineer R&D FPGA Design
Kunde: ADVA Optical Networking SE

Aufgaben:
  • Entwicklung eines 100G Transponders basierend auf OTN

10/2009 ? 10/2010
  • Unterstützung des ASIC-Layouts im DFG-Projekt AMURHA (Tapeout: 10/2010)
  • Arbeit an der schriftlichen Ausarbeitung meiner Dissertation in Hausarbeit nach Auslauf des Zeitvertrages

10/2001 ? 09/2009
Rolle: Universität Karlsruhe (TH), Karlsruhe/ Institut für Technik der Informationsverarbeitung (ITIV)
Kunde: Wissenschaftlicher Mitarbeiter am Lehrstuhl 

Aufgaben:
  • Arbeitsgruppe für Eingebettete elektronische Systeme
  • Schwerpunkte: Architekturentwurf, rekonfigurierbare Systeme (FPGA, grobgranular), ASIC (Design, Synthese, Layout und Test)

04/1999 ? 09/2001
Rolle: GRAL Systems GmbH, Roßdorf (heute SEAL Systems)
Kunde: Werkstudent in der Entwicklungsabteilung

Aufgaben:
  • Entwicklung von Transformationsalgorithmen für die Bildverarbeitung, Anwendungsentwicklung

06/1998 ? 03/1999
Rolle: Software AG, Darmstadt
Kunde: Werkstudent in der entwicklungsbegleitenden Qualitätssicherung (QE) für das Projekt Bolero

Aufgaben:
  • Erstellen von Testprogrammen, Auswertung von Testläufen
  • Schwerpunkt Netzwerkkommunikation (DCOM, CORBA) 

Betriebssysteme

Windows
RTOS
Linux
Solaris

Programmiersprachen

C/C++
HTML
Verilog
VHDL
SystemVerilog
SystemC
PSL
e
Java
VB/VBA
Assembler (x86/ SPARC/ ?Controller)
Tcl
Python
Perl

Hardware

FPGA/ASIC Design
Digitaler Schaltungsentwurf
Standardzellensynthese
Place & Route
Simulative/ Formale/ Assertion-based Verifikation
Rekonfigurierbare Systeme
Rechenarchitekturentwurf
High-Level-Synthese
Specman
PCB

Einsatzorte

Einsatzorte

Deutschland, Schweiz, Österreich
möglich

Projekte

Projekte

1 Jahr
2024-01 - 2024-12

Bildverarbeitung für ein Kamerasystem mit 5 Farbkanälen

FPGA-Design Quartus Prime SE/PE Platform Designer QuestaSim ...
FPGA-Design
Daten eines Kamerasystems sollten im Preprocessing verarbeitet und aufbereitet werden. Dabei wurden Filter wie Konvergenz-, Bidunschärfe- und Verstärkungskorrekturen realisiert. Berührungpunkte: CLHS, PCIe, DDR4 und Aria10 FPGAs
Quartus Prime SE/PE Platform Designer QuestaSim VHDL CLHS DDR PCIe Arria10
Gieseke+Devrient GmbH
Remote
2 Jahre
2023-01 - 2024-12

Erstellung von Beispielapplikationen für EtherCAT- und Profinet-Anwendungen

FPGA-Design mit Software-Entwicklung Propel Radiant ModelSim ...
FPGA-Design mit Software-Entwicklung
Basierend auf Lattice Devices sollten Beispielapplikationen für EtherCAT und Profinet Anwendungen erstellt und getestet werden. Zum Einsatz kamen FPGAs von Lattice wie Certus-NX und CertusPro-NX. Es wurden RISCV basierte SoCs realisiert und die Profinet / EtherCAT Komponenten integriert.
Propel Radiant ModelSim VHDL JTAG DDR 1G/100M Ethernet C/C++ DDR4 Ethernet SPI I²C RS232 DMA RTOS RISCV
Lattice Semiconductor
Remote
7 Monate
2022-06 - 2022-12

Entwicklung einer EtherCAT IP im Kundenauftrag

FPGA-Design Quartus ModelSim VHDL ...
FPGA-Design
Für interne Zwecke sollte eine Client-IP gemäß der EtherCAT-Spezifikation entwickelt und getestet werden.
Quartus ModelSim VHDL Altera Arria Ethernet
KUKA AG
Remote
11 Jahre 7 Monate
2010-11 - 2022-05

Ausgewählte FPGA-Projekte

FPGA-Design und Teamlead Altera Quartus Altera Stratix Xilinx ISE ...
FPGA-Design und Teamlead

01/2022 - 05/2022

OF1200

Realisierung eines FPGA-Designs zum HDLC-Processing zwecks Anbindung von Inbändkanälen zwischen dem On-Board-Switch und dem DIGI5 ASSP. Einsatz von 1G/10 Ethernet, PCIe auf einem Xilinx Kintex 7 FPGA


01/2021 - 02/2022

IP-Entwicklung für ein neues 1200G Produkt

Entwicklung von IPs wie OTLn-Interfaces und OTNn-Framer auf einem Stratix10 FPGA von Altera


11/2013 - 12/2018

100G OTN Muxponder mit AES Unterstützung

Entwicklung eines 100G-Muxponder mit AES Funktionen, später mit AES GCM Unterstützung. Einsatz eines Stratix5 FPGA von Altera


11/2010 - 12/2012

100G OTN Transponder

Entwicklung eines 100G-Transponders als Ein-Mann-Projekt unter Einsatz von zwei StatixIV FPGAs

Altera Quartus Altera Stratix Xilinx ISE Xilinx Vivado QuestaSim VHDL Verilog Systemverilog Ethernet 1G/10G/100G OTN DDR eMMC SPI I²C PCIe Highspeed-Transceiver bis 28G High Speed Design Microsemi FPGAs Libero
ADVA Optical Networking SE
Meiningen (Deutschland)
6 Jahre
2003-06 - 2009-05

Entwicklung einer neuartigen multigranularen rekonfiguriebaren Rechenarchitektur

Lead-Designer ASIC-Design Synopsys-Tools Cadence-Tools ...
Lead-Designer
Entwicklung einer neuartigen multigranularen rekonfiguriebaren Rechenarchitektur mit dynamischem Routing zur Laufzeit im Rahmen des DFG Schwerpunktprogramms 1148 
"Rekonfigurierbare Rechensysteme ".
ASIC-Design Synopsys-Tools Cadence-Tools Mentor-Tools VHDL
Institut für Technik der Informationsverarbeitung (ITIV) am KIT
Karlsruhe
4 Monate
2008-05 - 2008-08

Entwicklung eines ONT/OLT Controllers ein PON-System

FPGA-Design Xilinx ISE Xilinx Virtex ModelSim ...
FPGA-Design
Spezifikation, Implementierung, Synthese und Test des Controllers für die ONT/OLT Sendeeinheiten passiver optischer Netze (PONs) in VHDL für FPGAs und ASICs
Xilinx ISE Xilinx Virtex ModelSim VHDL
Alcatel-Lucent AG
Stuttgart
6 Monate
2007-06 - 2007-11

Morpheus

Nebentätigkeit
Nebentätigkeit
Entwicklung von AMBA AHB-basierten Kommunikationsstrukturen zur SoC-Anbindung der XPP Architektur in Verilog für das Projekt Morpheus
PACT XPP Technologies AG
6 Monate
2007-06 - 2007-11

Entwicklung einer AMBA AHB-Bridge für die XPP-Architektur

ASIC-Designer Synopsys-Tools ModelSim VHDL
ASIC-Designer
Entwicklung von AMBA AHB-basierten Kommunikationsstrukturen zur SoC-Anbindung der XPP Architektur in Verilog für das Projekt Morpheus, Auftrag: PACT XPP Technologies AG (Nebentätigkeit
Synopsys-Tools ModelSim VHDL
PACT XPP Technologies
München
5 Monate
2005-06 - 2005-10

Verifikation eines LSI SATA II-Controllers

Nebentätigkeit
Nebentätigkeit
  • Formale Verifikation eines LSI SATA II-Controllers von LSI Logic Corporation für Infineon Technologies AG unter Anwendung des Property-Checkers Gateprop
  • Mitwirkung als Tutor für Infineon Mitarbeiter als auch in der Entwicklung der Properties
OneSpin Solutions GmbH
4 Monate
2004-03 - 2004-06

Verifikation einer FPU

Nebentätigkeit
Nebentätigkeit
Formale Verifikation einer FPU der Firma (auf Anfrage), unter Anwendung des Property-Checkers Gateprop
Infineon Technologies AG
2 Jahre
2001-10 - 2003-09

BMBF-Projekt: IP²

Formale Verifikation eines Framer-Modells in VHDL für SONET/SDH Systeme der Firma (auf Anfrage) unter Anwendung des Property-Checkers Gateprop 
Infineon Technologies AG

Aus- und Weiterbildung

Aus- und Weiterbildung

1 Monat
2015-04 - 2015-04

Promotion

Dr.-Ing., KIT
Dr.-Ing.
KIT
Thema der Dissertation: auf Anfrage
6 Jahre
1995-10 - 2001-09

Studium - Elektrotechnik/ Datentechnik und Festkörperelektronik

Technische Universität Darmstadt
Technische Universität Darmstadt
Thema der Diplomarbeit: auf Anfrage
2 Jahre 11 Monate
1992-08 - 1995-06

Abitur

Bertolt-Brecht-Schule, Darmstadt
Bertolt-Brecht-Schule, Darmstadt

Kompetenzen

Kompetenzen

Top-Skills

FPGA-Design RTL-Design Verifikation ASIC-Design System-on-a-Chip Bus-Systeme Formale Verifikation Xilinx Altera Lattice Synopsys Cadence RTOS Linux Specman SVN GIT Prozessorarchitektur PCIe Speicheranbindungen ModelSim

Produkte / Standards / Erfahrungen / Methoden

Interfacing
  • Ethernet
  • PCIe
  • CLHS
  • SPI
  • I²C
  • I³C
  • DDR
  • AHB
  • AXI
  • Wishbone
  • etc.

Software-Expertise
  • Compiler-/Assembler-Entwurf
  • Programmiersprachen-Definition
  • GUI-Entwicklung
  • OOP
  • Dokumentation 

Development-Tools
  • Intel/Altera (Quartus Tools)
  • AMD/Xilinx (ISE, EDK, Vivado)
  • Synopsys (Design Compiler, Design Vision, Formality, Prime Time)
  • Cadence (SoC-Encounter, Virtuoso, Silicon Ensemble)
  • Mentor (ModelSim, HDL-Designer, QuestaSim)
  • Mentor/OneSpin Solutions (Gateprop/Gatecomp/DV360)
  • Aldec (ActiveHDL)
  • Microsoft (Visual Studio, Visual SourceSafe, Project, Office365)

Versionierung
  • Visual SourceSafe
  • CVS
  • SVN
  • GIT

Projektmanagement/Organisation
  • Agile Development
  • DevOps
  • ISO9001

Berufspraktische Erfahrung
01/2025 - heute
Rolle: Freelancer

Aufgaben:
  • FPGA/ASIC-Design, RTL-Design, Verifikation

06/2022 ? 12/2024
Rolle: Senior Solutions Architect
Kunde: El Camino GmbH

Aufgaben:
  • Bearbeitung von Kundenprojekten mit unterschiedlichen Schwerpunkten unter Einsatz von FPGAs

04/2022 ? 05/2022
Rolle: Principal Engineer R&D FPGA Design
Kunde: : ADVA Optical Networking SE

Aufgaben:
  • Abschlussarbeiten an laufenden Projekten auf Basis von HDLC

01/2016 ? 03/2022
Rolle: Senior Manager R&D FPGA Design
Kunde: ADVA Optical Networking SE

Aufgaben:
  • Team-Lead, Entwicklung und Mitarbeit an Next-Gen Übertragungstechniken bis 600G und kleinerer Projekte bis 100G

10/2012 ? 12/2015
Rolle: Manager R&D FPGA Design
Kunde: ADVA Optical Networking SE

Aufgaben:
  • Team-Lead, Entwicklung eines 100G Muxponders mit AES-Unterstützung

11/2010 ? 09/2012
Rolle: Senior Engineer R&D FPGA Design
Kunde: ADVA Optical Networking SE

Aufgaben:
  • Entwicklung eines 100G Transponders basierend auf OTN

10/2009 ? 10/2010
  • Unterstützung des ASIC-Layouts im DFG-Projekt AMURHA (Tapeout: 10/2010)
  • Arbeit an der schriftlichen Ausarbeitung meiner Dissertation in Hausarbeit nach Auslauf des Zeitvertrages

10/2001 ? 09/2009
Rolle: Universität Karlsruhe (TH), Karlsruhe/ Institut für Technik der Informationsverarbeitung (ITIV)
Kunde: Wissenschaftlicher Mitarbeiter am Lehrstuhl 

Aufgaben:
  • Arbeitsgruppe für Eingebettete elektronische Systeme
  • Schwerpunkte: Architekturentwurf, rekonfigurierbare Systeme (FPGA, grobgranular), ASIC (Design, Synthese, Layout und Test)

04/1999 ? 09/2001
Rolle: GRAL Systems GmbH, Roßdorf (heute SEAL Systems)
Kunde: Werkstudent in der Entwicklungsabteilung

Aufgaben:
  • Entwicklung von Transformationsalgorithmen für die Bildverarbeitung, Anwendungsentwicklung

06/1998 ? 03/1999
Rolle: Software AG, Darmstadt
Kunde: Werkstudent in der entwicklungsbegleitenden Qualitätssicherung (QE) für das Projekt Bolero

Aufgaben:
  • Erstellen von Testprogrammen, Auswertung von Testläufen
  • Schwerpunkt Netzwerkkommunikation (DCOM, CORBA) 

Betriebssysteme

Windows
RTOS
Linux
Solaris

Programmiersprachen

C/C++
HTML
Verilog
VHDL
SystemVerilog
SystemC
PSL
e
Java
VB/VBA
Assembler (x86/ SPARC/ ?Controller)
Tcl
Python
Perl

Hardware

FPGA/ASIC Design
Digitaler Schaltungsentwurf
Standardzellensynthese
Place & Route
Simulative/ Formale/ Assertion-based Verifikation
Rekonfigurierbare Systeme
Rechenarchitekturentwurf
High-Level-Synthese
Specman
PCB

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