FPGA Entwicklung, VHDL Simulation
Aktualisiert am 24.07.2019
Profil
Freiberufler / Selbstständiger
Verfügbar ab: 09.09.2019
Verfügbar zu: 90%
davon vor Ort: 10%

Einsatzorte

Einsatzorte

Jena, Saalfeld, Erfurt, Ilmenau (+50km) Dresden, Erlangen, Nürnberg, Berlin (+50km)
Deutschland
nicht möglich

Projekte

Projekte

6 Monate
2018-09 - 2019-02

Zweites Redesign für neue und geänderte Requirements des RFC

  • Zweites Redesign für neue und geänderte Requirements des RFC (Range Finder Controller) als Teil des LIDAR (Light Detection And Ranging) Experiments zur automatischen Ankopplung eines autonomen Transport Vehikels an die ISS
  • Realisierung in einem Microsemi FPGA vom Typ ProASIC3 A3PE3000 und RTAX2000SL
  • Verifikation durch Simulation mit selbstentwickelter Testbench und durch Hardware-Tests
Windows 7 VHDL
Jena-Optronik GmbH
4 Monate
2018-08 - 2018-11

VHDL-Entwicklung

  • VHDL-Entwicklung des Blocks RL_Pattern_Decoder mit Prozessorinterface, Busadapter, Linebuffer, RL-Decoder und Serializer mit Matrix-Pixel-Ausgang für Xilinx-FPGAs der Typen Virtex-6 240T-2 und Kintex-7 160T-1
  • Entwicklung einer Block-Testbench und Testcases zur funktionellen Verifikation in VHDL
Windows 7 VHDL
Laser Imaging Systems GmbH & Co.KG
Jena
3 Monate
2018-06 - 2018-08

Hardware-Inbetriebnahme der PixelRAM5 Baugruppe

  • Hardware-Inbetriebnahme der PixelRAM5 Baugruppe mit Matrixpixel- Funktion
  • Testcase-Erstellung, Simulation und Implementierung
    der Änderungen und Verifikation am Testplatz
  • FPGA: Xilinx Artix-7 XC7A200T-1
Windows 7 VHDL
Laser Imaging Systems GmbH & Co.KG
Jena
3 Monate
2018-03 - 2018-05

Einarbeitung in QSFP-Adapter Exposure Unit 5

  • Einarbeitung in QSFP-Adapter Exposure Unit 5
  • VHDL-Entwicklung und Verifikation auf Blockebene für verschiedene Blöcke im Virtex6-FPGA auf der Exposure-Unit5 Baugruppe
  • Block: AOA_Channel Module mit AOA_pattern_generator
Windows 7 VHDL
Laser Imaging Systems GmbH & Co.KG
Jena
3 Monate
2017-12 - 2018-02

Erstes Redesign für neue und geänderte Requirements

  • Erstes Redesign für neue und geänderte Requirements des RFC (Range Finder Controller) als Teil des LIDAR (Light Detection And Ranging) Experiments zur automatischen Ankopplung eines autonomen Transport Vehikels an die ISS
  • Realisierung in einem Microsemi FPGA vom Typ ProASIC3 A3PE3000 und RTAX2000SL
  • Verifikation durch Simulation mit selbstentwickelter Testbench und durch Hardware-Tests
Windows 7 VHDL
Jena-Optronik GmbH
10 Monate
2017-02 - 2017-11

Erweiterung eines bestehenden FPGA-Designs

  • Erweiterung eines bestehenden FPGA-Designs um einen 3x3 Pixel zu 4 Bit Converter für 24 Decoder-Kanäle und Austausch der drei XAUI-Cores durch RXAUI-Cores zur Verdopplung der Übertragungsrate von 3,125 auf 6,25 GBit/s auf den Übertagungsleitungen
  • Der FPGA ist vom Typ Xilinx Artix XC7A200T
  • Verifikation durch Simulation mit selbstentwickelter Testbench und Erprobung am Prototyp
Windows 7 VHDL
Laser Imaging Systems GmbH & Co.KG
Jena
2 Monate
2016-12 - 2017-01

Anpassung Serial TM/TC Interface

  • Anpassung Serial TM/TC Interface und Implementierung eines Interpolations- und Extrapolationsfilters in VHDL für einen FPGA von Microsemi (RTAX2000SL bzw. ProASIC3 A3PE3000) für den Einsatz in einem Wettersatelliten
Windows 7 VHDL
Jena-Optronik GmbH
7 Monate
2016-05 - 2016-11

Entwicklung des RFC

  • Entwicklung des RFC (Range Finder Controller) als Teil des LIDAR (Light Detection And Ranging) Experiments zur automatischen Ankopplung eines autonomen Transport Vehikels an die ISS
  • Realisierung in einem Microsemi FPGA vom Typ ProASIC3 A3PE3000 und RTAX2000SL
  • Verifikation durch Simulation mit selbstentwickelter Testbench und durch Hardware-Tests
Windows 7 VHDL
Jena-Optronik GmbH
2 Monate
2016-04 - 2016-05

Entwicklung und Integration eines Kommunikationsmoduls

  • Entwicklung und Integration eines Kommunikationsmoduls mit den Blöcken TM/TC I/F, TC DEC/EXEC und HIGH RATE TM GEN
  • Implementierung eines Registersatzes
  • Erstellung und Integration des Moduls "Scan Profile Table" und FDIR in VHDL für einen FPGA von Microsemi (RTAX2000SL bzw. ProASIC3 A3PE3000) für den Einsatz
    in einem Wettersatelliten bei der Firma Jena-Optronik GmbH
Windows 7 VHDL
Chip Design
Dresden
3 Monate
2016-01 - 2016-03

Entwicklung einer Zusatzfunktion zum bytegenauen Schreiben

  • Entwicklung einer Zusatzfunktion zum bytegenauen Schreiben von Daten über 1GB-Ethernet in den 16 GB großen DDR3-SDRAM vom vorhergehenden Projekt bei der MAZeT GmbH
  • Verifikation durch Simulation und Hardware-Test
Windows 7 VHDL
MAZeT GmbH
Jena
2 Jahre 4 Monate
2013-09 - 2015-12

Entwicklung eines FPGAs zur Speicherung

  • Entwicklung eines FPGAs zur Speicherung, Dekomprimierung und Ausgabe von Belichtungsdaten für eine Leiterplatten-Laser-Direktbelichtungsanlage
  • Die komprimierten Belichtungsdaten werden über eine 1 Gigabit/s Ethernet-Schnittstelle geladen und in zwei 8 GByte großen DDR3-800 SODIMM Speichermodulen verwaltet
  • Die dekomprimierten Daten werden über drei XAUI-Schnittstellen mit 30 Gigabit/s der nachfolgenden Belichtungsbaugruppe zugeführt
  • Der FPGA ist vom Typ Xilinx Artix XC7A200T
  • Verifikation durch Simulation mit selbst entwickelter Testbench und Erprobung am Prototyp
Windows 7 VHDL
MAZeT GmbH
Jena
8 Monate
2013-01 - 2013-08

Entwicklung des LRF

  • Entwicklung des LRF (Laser Range Finder) als Teil des LIDAR (Light Detection And Ranging) ATV5-Experiments zur automatischen Ankopplung eines autonomen Transport Vehikels an die ISS
  • Realisierung in einem Microsemi FPGA vom Typ ProASIC3L RT3PE3000L
  • Verifikation durch Simulation mit selbst entwickelter
    Testbench und durch Hardware-Tests
  • Finale Erprobung im Orbit
Windows 7 VHDL
MAZeT GmbH
Jena
7 Monate
2012-03 - 2012-09

Unterstützung im Bereich Digital Design

  • Unterstützung im Bereich Digital Design
  • Generierung einer VHDL Netzliste aus Cadence Allegro Design-Entry HDL und Anpassungen für eine Board-Simulation
  • Erstellung von Simulationsmodellen für die Board-Komponenten, Einbindung in bestehende SystemC-Testbench und Simulation vorhandener Testcases
Windows 7 + Unix/Linux / VHDL Verilog C SystemC
Infineon ATV MC Neubiberg
München
2 Jahre
2010-03 - 2012-02

Unterstützung bei der Entwicklung von Testcases zur Verifikation

  • Unterstützung bei der Entwicklung von Testcases zur Verifikation und Charkterisierung der Mikrocontroller TC17xx und TC27xx
  • Durchführung von Simulationen (RTL- und Gate-level)
Windows 7 + Unix/Linux / VHDL Verilog C SystemC Shell-Scripte
Infineon ATV MC Neubiberg
München
4 Monate
2009-11 - 2010-02

Anpassung des Subblocks RACH

  • Anpassung des Subblocks RACH (Random Access Channel) für den Uplink Encoder des UMTS-Nachfolgers LTE an eine geänderte interne Busstruktur
  • Verifikation durch Simulation mit Modelsim und Implementierung des Designs in einen Xilinx FPGA vom Typ Virtex4 LX160
  • Test der Funktionsweise durch Simulation und automatischen Vergleich mit von Matlab generierten Referenzdaten
  • Dokumentation des Designs einschließlich der Testbench
Windows XP / VHDL
Signalion Dresden

Aus- und Weiterbildung

Aus- und Weiterbildung

1977-1985
Technischen Universität Ilmenau

Fachrichtung:

Elektronische Bauelemente

Abschluß:

Diplomingenieur für elektronische Bauelemente seit 1982
Dr.- Ing. für Mikroelektronik seit 1986

Position

Position

Entwickler für digitale Schaltungen für FPGAs und ASICs in VHDL inklusive Verifikation durch funktionale Simulation.
Mitarbeit an Spezifikation und PCB-Design.

Kompetenzen

Kompetenzen

Schwerpunkte

  • Hardware Designentwicklung für FPGAs und ASICs
  • Spezifikation für Funktion, Implementierung und Test
  • Kodierung in VHDL
  • Design-/System-Simulation mit Modelsim, NC Sim
  • Erstellung der Testbench, Testcases und Stimuli
  • Synthese mit Design Compiler, Synplify, Leonardo, XST (Xilinx)
  • Netzlisten Verifikation / Statische Timing Analyse (STA)
  • Testpatterngenerierung für Chiptester

Produkte / Standards / Erfahrungen / Methoden

Synopsys:

  • Design Compiler (Synthese)
  • PrimeTime (Statische Timing Analyse "STA")

Mentor Graphics:

  • HDL Designer (graphische Eingabe)
  • Modelsim (Simulator)
  • Questasim (Simulator)
  • Leonardo Spectrum (Synthese)

Cadence:

  • Leapfrog, NC Sim (Simulatoren)
  • iRunner

Synplicity, Synopsys:

  • Synthesetool SynplifyPro

Altera:

  • MaxPlus+

Xilinx:

  • ISE und EDK mit XST (Synthese), XPower (Leistungs- Abschätzung, Core-Generator, Base-System-Builder und ChipScopePro (integrierter Logik-Analysator)
  • Vivado 2013.4/2014.4/2015.4/2016.4/2017.4/2018.2

CadSoft:

  • PCB Software Eagle mit Schematic Entry, Autorouter und Layout-Entflechtung für Multilayer mit 4 Lagen

Microsoft:

  • MS Office 2003/2013

Bus-Systeme:

  • PCI-Bus (Intel) 33MHz, 32 Bit
  • AMBA AHB-Bus (ARM) 40 Mhz, 32 Bit
  • Wishbone Bus 100 MHz, 32 Bit
  • FPI-Bus (Infineon) 100 MHz, 32 Bit
  • MSC-Bus (Infineon) seriell
  • LMC-, PLB- und OPB-Bus (PowerPC 405 Core)
  • I²C Bus, SPI-Bus, RS232
  • S88 Bus für digitale Rückmeldesysteme
  • SpaceWire Bus (40 MHz seriell, differenziell)

Protokolle:

  • HDLC mit bis zu 64 Kanälen
  • PPP mit bis zu 256 Kanälen
  • HSSL (100 MHz, seriell)
  • ATM (Asynchronous Transfer Mode)
  • LTE (Long Term Evolution)
  • Ethernet für 10/100/1000 Mbit/s, 10 Gbit/s über XAUI
  • IPv4 und IPv6/UDP/ARP/Ping
  • RS232
  • DCC Protokoll für digitale Modellbahnen
  • MSC (Micro Second Channel, Infineon)

Interfaces:

  • QDR-SRAM Interface, 128 Bit parallel, 4Gbyte/s
  • DSP-Interface (EMIF) für TI TMS320C6701 mit 83,3 MHz/32 Bit
  • DSP-Interface (HPI) für TI TMS320C C6416T mit 91MHz/32Bit
  • ATM Utopia-Interface Level 2
  • SDRAM Interface 32 bit/100 MHz mit Self Refresh
  • XAUI-Interface (10 GBit/s mit 4 Lanes pro Übertragungrichtung
  • DDR3 SDRAM Interface für SODIMM (400 MHz/64 bit)
  • MII (Media Independent Interface) Ethernet-PHY Anschluss
  • RGMII (Reduced Gigabit Media Independent Interface) Ether net-PHY Anschluss

Signalverarbeitung:

  • Array von FIR-Filtern
  • Vektor-Matrix-Multiplizierer mit komplexen Zahlen
  • Sinus/Cosinus Transformer
  • Downconverter
  • Polyphasenfilter, Dezimationsfilter, Interpolationsfilter
  • Rate Matching mit Interleaver für LTE Uplink Encoder
  • FFT/IFFT

Prozessoren:

  • IBM PowerPC 405 32 Bit RISC Hard-Core
  • Xilinx Microblaze 32 Bit RISC-Soft-Core
  • Xilinx Picoblaze 8 Bit RISC-Soft-Core
  • Atmel AVR ATMega und ATTiny
  • Infineon TriCore TC17xx, TC27xx

Betriebssysteme

Unix
Sun Solaris, HP-UX, Linux
Windows
2000 / XP / 7 / 10

Programmiersprachen

ANSI-C
Assembler
diverse 8-Bit Mikro-Controller
C
Perl
SystemC
Tck/TK
Verilog
VHDL
22 Jahren Projekterfahrung

Einsatzorte

Einsatzorte

Jena, Saalfeld, Erfurt, Ilmenau (+50km) Dresden, Erlangen, Nürnberg, Berlin (+50km)
Deutschland
nicht möglich

Projekte

Projekte

6 Monate
2018-09 - 2019-02

Zweites Redesign für neue und geänderte Requirements des RFC

  • Zweites Redesign für neue und geänderte Requirements des RFC (Range Finder Controller) als Teil des LIDAR (Light Detection And Ranging) Experiments zur automatischen Ankopplung eines autonomen Transport Vehikels an die ISS
  • Realisierung in einem Microsemi FPGA vom Typ ProASIC3 A3PE3000 und RTAX2000SL
  • Verifikation durch Simulation mit selbstentwickelter Testbench und durch Hardware-Tests
Windows 7 VHDL
Jena-Optronik GmbH
4 Monate
2018-08 - 2018-11

VHDL-Entwicklung

  • VHDL-Entwicklung des Blocks RL_Pattern_Decoder mit Prozessorinterface, Busadapter, Linebuffer, RL-Decoder und Serializer mit Matrix-Pixel-Ausgang für Xilinx-FPGAs der Typen Virtex-6 240T-2 und Kintex-7 160T-1
  • Entwicklung einer Block-Testbench und Testcases zur funktionellen Verifikation in VHDL
Windows 7 VHDL
Laser Imaging Systems GmbH & Co.KG
Jena
3 Monate
2018-06 - 2018-08

Hardware-Inbetriebnahme der PixelRAM5 Baugruppe

  • Hardware-Inbetriebnahme der PixelRAM5 Baugruppe mit Matrixpixel- Funktion
  • Testcase-Erstellung, Simulation und Implementierung
    der Änderungen und Verifikation am Testplatz
  • FPGA: Xilinx Artix-7 XC7A200T-1
Windows 7 VHDL
Laser Imaging Systems GmbH & Co.KG
Jena
3 Monate
2018-03 - 2018-05

Einarbeitung in QSFP-Adapter Exposure Unit 5

  • Einarbeitung in QSFP-Adapter Exposure Unit 5
  • VHDL-Entwicklung und Verifikation auf Blockebene für verschiedene Blöcke im Virtex6-FPGA auf der Exposure-Unit5 Baugruppe
  • Block: AOA_Channel Module mit AOA_pattern_generator
Windows 7 VHDL
Laser Imaging Systems GmbH & Co.KG
Jena
3 Monate
2017-12 - 2018-02

Erstes Redesign für neue und geänderte Requirements

  • Erstes Redesign für neue und geänderte Requirements des RFC (Range Finder Controller) als Teil des LIDAR (Light Detection And Ranging) Experiments zur automatischen Ankopplung eines autonomen Transport Vehikels an die ISS
  • Realisierung in einem Microsemi FPGA vom Typ ProASIC3 A3PE3000 und RTAX2000SL
  • Verifikation durch Simulation mit selbstentwickelter Testbench und durch Hardware-Tests
Windows 7 VHDL
Jena-Optronik GmbH
10 Monate
2017-02 - 2017-11

Erweiterung eines bestehenden FPGA-Designs

  • Erweiterung eines bestehenden FPGA-Designs um einen 3x3 Pixel zu 4 Bit Converter für 24 Decoder-Kanäle und Austausch der drei XAUI-Cores durch RXAUI-Cores zur Verdopplung der Übertragungsrate von 3,125 auf 6,25 GBit/s auf den Übertagungsleitungen
  • Der FPGA ist vom Typ Xilinx Artix XC7A200T
  • Verifikation durch Simulation mit selbstentwickelter Testbench und Erprobung am Prototyp
Windows 7 VHDL
Laser Imaging Systems GmbH & Co.KG
Jena
2 Monate
2016-12 - 2017-01

Anpassung Serial TM/TC Interface

  • Anpassung Serial TM/TC Interface und Implementierung eines Interpolations- und Extrapolationsfilters in VHDL für einen FPGA von Microsemi (RTAX2000SL bzw. ProASIC3 A3PE3000) für den Einsatz in einem Wettersatelliten
Windows 7 VHDL
Jena-Optronik GmbH
7 Monate
2016-05 - 2016-11

Entwicklung des RFC

  • Entwicklung des RFC (Range Finder Controller) als Teil des LIDAR (Light Detection And Ranging) Experiments zur automatischen Ankopplung eines autonomen Transport Vehikels an die ISS
  • Realisierung in einem Microsemi FPGA vom Typ ProASIC3 A3PE3000 und RTAX2000SL
  • Verifikation durch Simulation mit selbstentwickelter Testbench und durch Hardware-Tests
Windows 7 VHDL
Jena-Optronik GmbH
2 Monate
2016-04 - 2016-05

Entwicklung und Integration eines Kommunikationsmoduls

  • Entwicklung und Integration eines Kommunikationsmoduls mit den Blöcken TM/TC I/F, TC DEC/EXEC und HIGH RATE TM GEN
  • Implementierung eines Registersatzes
  • Erstellung und Integration des Moduls "Scan Profile Table" und FDIR in VHDL für einen FPGA von Microsemi (RTAX2000SL bzw. ProASIC3 A3PE3000) für den Einsatz
    in einem Wettersatelliten bei der Firma Jena-Optronik GmbH
Windows 7 VHDL
Chip Design
Dresden
3 Monate
2016-01 - 2016-03

Entwicklung einer Zusatzfunktion zum bytegenauen Schreiben

  • Entwicklung einer Zusatzfunktion zum bytegenauen Schreiben von Daten über 1GB-Ethernet in den 16 GB großen DDR3-SDRAM vom vorhergehenden Projekt bei der MAZeT GmbH
  • Verifikation durch Simulation und Hardware-Test
Windows 7 VHDL
MAZeT GmbH
Jena
2 Jahre 4 Monate
2013-09 - 2015-12

Entwicklung eines FPGAs zur Speicherung

  • Entwicklung eines FPGAs zur Speicherung, Dekomprimierung und Ausgabe von Belichtungsdaten für eine Leiterplatten-Laser-Direktbelichtungsanlage
  • Die komprimierten Belichtungsdaten werden über eine 1 Gigabit/s Ethernet-Schnittstelle geladen und in zwei 8 GByte großen DDR3-800 SODIMM Speichermodulen verwaltet
  • Die dekomprimierten Daten werden über drei XAUI-Schnittstellen mit 30 Gigabit/s der nachfolgenden Belichtungsbaugruppe zugeführt
  • Der FPGA ist vom Typ Xilinx Artix XC7A200T
  • Verifikation durch Simulation mit selbst entwickelter Testbench und Erprobung am Prototyp
Windows 7 VHDL
MAZeT GmbH
Jena
8 Monate
2013-01 - 2013-08

Entwicklung des LRF

  • Entwicklung des LRF (Laser Range Finder) als Teil des LIDAR (Light Detection And Ranging) ATV5-Experiments zur automatischen Ankopplung eines autonomen Transport Vehikels an die ISS
  • Realisierung in einem Microsemi FPGA vom Typ ProASIC3L RT3PE3000L
  • Verifikation durch Simulation mit selbst entwickelter
    Testbench und durch Hardware-Tests
  • Finale Erprobung im Orbit
Windows 7 VHDL
MAZeT GmbH
Jena
7 Monate
2012-03 - 2012-09

Unterstützung im Bereich Digital Design

  • Unterstützung im Bereich Digital Design
  • Generierung einer VHDL Netzliste aus Cadence Allegro Design-Entry HDL und Anpassungen für eine Board-Simulation
  • Erstellung von Simulationsmodellen für die Board-Komponenten, Einbindung in bestehende SystemC-Testbench und Simulation vorhandener Testcases
Windows 7 + Unix/Linux / VHDL Verilog C SystemC
Infineon ATV MC Neubiberg
München
2 Jahre
2010-03 - 2012-02

Unterstützung bei der Entwicklung von Testcases zur Verifikation

  • Unterstützung bei der Entwicklung von Testcases zur Verifikation und Charkterisierung der Mikrocontroller TC17xx und TC27xx
  • Durchführung von Simulationen (RTL- und Gate-level)
Windows 7 + Unix/Linux / VHDL Verilog C SystemC Shell-Scripte
Infineon ATV MC Neubiberg
München
4 Monate
2009-11 - 2010-02

Anpassung des Subblocks RACH

  • Anpassung des Subblocks RACH (Random Access Channel) für den Uplink Encoder des UMTS-Nachfolgers LTE an eine geänderte interne Busstruktur
  • Verifikation durch Simulation mit Modelsim und Implementierung des Designs in einen Xilinx FPGA vom Typ Virtex4 LX160
  • Test der Funktionsweise durch Simulation und automatischen Vergleich mit von Matlab generierten Referenzdaten
  • Dokumentation des Designs einschließlich der Testbench
Windows XP / VHDL
Signalion Dresden

Aus- und Weiterbildung

Aus- und Weiterbildung

1977-1985
Technischen Universität Ilmenau

Fachrichtung:

Elektronische Bauelemente

Abschluß:

Diplomingenieur für elektronische Bauelemente seit 1982
Dr.- Ing. für Mikroelektronik seit 1986

Position

Position

Entwickler für digitale Schaltungen für FPGAs und ASICs in VHDL inklusive Verifikation durch funktionale Simulation.
Mitarbeit an Spezifikation und PCB-Design.

Kompetenzen

Kompetenzen

Schwerpunkte

  • Hardware Designentwicklung für FPGAs und ASICs
  • Spezifikation für Funktion, Implementierung und Test
  • Kodierung in VHDL
  • Design-/System-Simulation mit Modelsim, NC Sim
  • Erstellung der Testbench, Testcases und Stimuli
  • Synthese mit Design Compiler, Synplify, Leonardo, XST (Xilinx)
  • Netzlisten Verifikation / Statische Timing Analyse (STA)
  • Testpatterngenerierung für Chiptester

Produkte / Standards / Erfahrungen / Methoden

Synopsys:

  • Design Compiler (Synthese)
  • PrimeTime (Statische Timing Analyse "STA")

Mentor Graphics:

  • HDL Designer (graphische Eingabe)
  • Modelsim (Simulator)
  • Questasim (Simulator)
  • Leonardo Spectrum (Synthese)

Cadence:

  • Leapfrog, NC Sim (Simulatoren)
  • iRunner

Synplicity, Synopsys:

  • Synthesetool SynplifyPro

Altera:

  • MaxPlus+

Xilinx:

  • ISE und EDK mit XST (Synthese), XPower (Leistungs- Abschätzung, Core-Generator, Base-System-Builder und ChipScopePro (integrierter Logik-Analysator)
  • Vivado 2013.4/2014.4/2015.4/2016.4/2017.4/2018.2

CadSoft:

  • PCB Software Eagle mit Schematic Entry, Autorouter und Layout-Entflechtung für Multilayer mit 4 Lagen

Microsoft:

  • MS Office 2003/2013

Bus-Systeme:

  • PCI-Bus (Intel) 33MHz, 32 Bit
  • AMBA AHB-Bus (ARM) 40 Mhz, 32 Bit
  • Wishbone Bus 100 MHz, 32 Bit
  • FPI-Bus (Infineon) 100 MHz, 32 Bit
  • MSC-Bus (Infineon) seriell
  • LMC-, PLB- und OPB-Bus (PowerPC 405 Core)
  • I²C Bus, SPI-Bus, RS232
  • S88 Bus für digitale Rückmeldesysteme
  • SpaceWire Bus (40 MHz seriell, differenziell)

Protokolle:

  • HDLC mit bis zu 64 Kanälen
  • PPP mit bis zu 256 Kanälen
  • HSSL (100 MHz, seriell)
  • ATM (Asynchronous Transfer Mode)
  • LTE (Long Term Evolution)
  • Ethernet für 10/100/1000 Mbit/s, 10 Gbit/s über XAUI
  • IPv4 und IPv6/UDP/ARP/Ping
  • RS232
  • DCC Protokoll für digitale Modellbahnen
  • MSC (Micro Second Channel, Infineon)

Interfaces:

  • QDR-SRAM Interface, 128 Bit parallel, 4Gbyte/s
  • DSP-Interface (EMIF) für TI TMS320C6701 mit 83,3 MHz/32 Bit
  • DSP-Interface (HPI) für TI TMS320C C6416T mit 91MHz/32Bit
  • ATM Utopia-Interface Level 2
  • SDRAM Interface 32 bit/100 MHz mit Self Refresh
  • XAUI-Interface (10 GBit/s mit 4 Lanes pro Übertragungrichtung
  • DDR3 SDRAM Interface für SODIMM (400 MHz/64 bit)
  • MII (Media Independent Interface) Ethernet-PHY Anschluss
  • RGMII (Reduced Gigabit Media Independent Interface) Ether net-PHY Anschluss

Signalverarbeitung:

  • Array von FIR-Filtern
  • Vektor-Matrix-Multiplizierer mit komplexen Zahlen
  • Sinus/Cosinus Transformer
  • Downconverter
  • Polyphasenfilter, Dezimationsfilter, Interpolationsfilter
  • Rate Matching mit Interleaver für LTE Uplink Encoder
  • FFT/IFFT

Prozessoren:

  • IBM PowerPC 405 32 Bit RISC Hard-Core
  • Xilinx Microblaze 32 Bit RISC-Soft-Core
  • Xilinx Picoblaze 8 Bit RISC-Soft-Core
  • Atmel AVR ATMega und ATTiny
  • Infineon TriCore TC17xx, TC27xx

Betriebssysteme

Unix
Sun Solaris, HP-UX, Linux
Windows
2000 / XP / 7 / 10

Programmiersprachen

ANSI-C
Assembler
diverse 8-Bit Mikro-Controller
C
Perl
SystemC
Tck/TK
Verilog
VHDL
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