• Entwicklung eines x86 basierten Testboards für (LP)DDR4/5 inkl. SI/PI Simulation, Layout, Verifikation 
• Fehleranalyse an USB4- und PCIe-Schnittstellen (HW- und Simulationsebene) 
• Erstellung von IBIS/EBD Modellen für Multichip-Packages 
• 3D-Via-Optimierung für 25GbE-Schnittstellen -
• Durchführung von Schulungen: ?High Speed Design?, ?Memory Interfaces? 
• ?Open the Black Box of Memory? 
• Unterstützung bei der Compliance-Messung und Systemverifikation

bietet Dienstleistungen bei der Implementierung von ?High Speed Digital Design?. Diese umfassen unter anderem Design, Layout, Simulation und Messung. EKH begleitet den Kunden im kompletten Design/Layout Prozess (oder in Teilen davon):

• Definition des Stackups und der Materialien der Leiterplatten
• Konzeptplanung der Leiterplatte (z. B. Position der Bauteile).
• Schematic design
• Layout Implementierung für Signal und Power Integrität (z. B. Simulation)
• Inbetriebnahme der Hardware
• Definition und Durchführung der Verifikations- und Freigabetests
• Verifikation des Systems (z. B. Compliance Messung)

Verfügbare Tools:

• Keysight ADS (dauerhaft verfügbar)
• Cadence und Mentor SI/PI/Layout Software (auf Anfrage)
• Meßequipment bis 50 GHz für Signal Integrität, Fehlersuche oder Compliance Messungen (Oscilloscope, BERT, Logicanalyzer, VNA)

Projektbeispiele:

• Entwicklung eines Xilinx FPGA basierten Testboards für Speicherbausteine incl. Design, Layout, Simulation (SI und PI), Fertigung und Test.
• 3D Optimierung der Vias für eine 25Gb Ethernet Verbindung
• Analyse verschiedener Probleme auf bestehenden Produkten z. B. USB 4, Thunderbolt und PCI-Express Schnittstellen sowie Speicherschnittstellen unter Verwendung aktueller Mess- und Simulationstechnik.
• Öffentliche und InHouse Schulungen zu den Themen
• ?High Speed digital Design? und ?Speicherbusse? ?Open the Black Box of Memory?
• IBIS/EBD Modell Erstellung für ?Multi die Packages?
• Vorträge auf internationalen Veranstaltungen z. B.
  • Embedded World (D)
  • Agilent User Group Meeting (Andover, USA)
  • DesignCon (USA)
• Entwicklung eines x86 basierenden DDR Speichertestboards
• Viele Projekte mit entwicklungsbegleitender Beratung für High Speed Digital Signal Schnittstellen (bis 56Gb/s) und Speicherschnittstellen (bis 10Gb/s)
• Viele Projekte zur Fehleranalyse (LP)DDR Speicherschnittstellen und ?High Speed Serial Links? (e. g. PCIe, USB, Display, ?)

• Verantwortlich für die Schnittstellendefinition von DDR2 / DDR3 / DDR4
• Technische Team-Leitung Pre-Development (5 Personen)
• Entwicklung neuer Busarchitekturen (z. B. DDR3 Flyby CA Bus)
• Analogsimulation zum Sicherstellen der Signal Integrität bis zu 6.4Gb/s
• Design von Testboards zur Verifikation von Testchips und Prototypen
• Messung und Charakterisierung der Testchips bis 6.4Gb/s mit Bit Error Rate Tester, Real Time und Sampling Oszilloskop, TDR Messung, VNA
• Laborverantwortung (Einkauf und Wartung der Geräte)
• Ratgeber bei Signalintegritäts- und Messproblemen anderer Abteilungen
• Entwicklung von Methoden zur Optimierung der Signalintegrität
• Definition einer TSV (Through Silicon Via) basierten DRAM Architektur
• Definition und Programmierung von Software zur Messautomatisierung
• Spezifikation für die Hard- und Softwareentwicklung einer extern entwickelten Messstation
• Bewertung von Patenten im Patent Board und Verfassung eigener Patente

• Aufbau des Applikationslabors in Raleigh (NC)
• Fehleranalyse von Applikationsfehlern

• Design Analyse am Bench Tester (Wafer- und Bausteintest)
• Produkt Optimierung über mehrere 4M DRAM Generationen
• ?In-Circuit? Messungen
• Definition der Produktionstest Programme
• Ausbeuteoptimierung in der Massenfertigung (FE, BE, BurnIn)
• Design Transfer des 256Mb DDR von Burlington (VT, USA) nach München