Digital ASIC/FPGA-Design
Aktualisiert am 02.04.2024
Profil
Freiberufler / Selbstständiger
Remote-Arbeit
Verfügbar ab: 30.04.2024
Verfügbar zu: 80%
davon vor Ort: 40%
VHDL
Verilog
FPGA
ASIC
Xilinx
Altera
Synopsys
Altera Quartus
Xilinx Vivado
ModelSim
Cadence Design Systems
Deutsch
Muttersprache
Englisch
gut

Einsatzorte

Einsatzorte

Deutschland, Österreich, Schweiz

Deutschland: im Raum Dresden 100% Vor-Ort Einsatz, sonst ca. 50% Vor-Ort

möglich

Projekte

Projekte

1 Jahr 1 Monat
2023-04 - 2024-04

LED-Steuerung

ASIC Design und Verifikation Verilog SystemVerilog C++ ...
ASIC Design und Verifikation
Erstellen von Design-Teilblöcken und der zugehöriger Testcases in Verilog/ SystemVerilog/ C++
Erstellen von Firmware-Tastcases in C++
Verilog SystemVerilog C++ Synopsys Design Tools
1 Jahr
2022-04 - 2023-03

Automation Bus System

FPGA Design und Verifikation VHDL Xilinx VivadoHLS ...
FPGA Design und Verifikation

Definition und Dokumentation von spezifischen Interfaces

Anbindung eines Profibus-IP an ABB spezifische Interfaces

Konvertierung von Altera/ Intel basierenden Interface-IPs auf AMD/ Xilinx Basis

Verifikation bzw. Unterstützung bei der Verifikation des RTL-Designs

VHDL Xilinx VivadoHLS ModelSim
7 Monate
2022-06 - 2022-12

Laser Projektion

FPGA Design und Verifikation VHDL ModelSim Altera Quartus
FPGA Design und Verifikation
Definition und Dokumentation neuer Funktionalität
Definition und Dokumentation neuer Funktionalität und der zugehöriger Testcases in VHDL
Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke
VHDL ModelSim Altera Quartus
1 Jahr 4 Monate
2021-01 - 2022-04

RRAM

ASIC Desing & Verifikation VHDL Cadence Design Systems
ASIC Desing & Verifikation

Verifikation bestehender RTL-Blöcke

Definition und Erstellen der zugehörigen Testcases

Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke

VHDL Cadence Design Systems
1 Jahr 5 Monate
2019-08 - 2020-12

Laser Projektion

FPGA Design und Verifikation VHDL ModelSim Altera Quartus
FPGA Design und Verifikation

Definition und Dokumentation neuer Funktionalität

Definition und Dokumentation neuer Funktionalität und der zugehöriger Testcases in VHDL

Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke

VHDL ModelSim Altera Quartus
11 Monate
2018-08 - 2019-06

Automotive Radar System

ASIC Design & Verifikation
ASIC Design & Verifikation
  • DfT ? Einbau der Scan-Strukturen
  • Generieren der Testpattern (ATPG)
  • Timing-Simulation der Testpattern auf der P&R-Netzliste
Synopsys Design Compiler Synopsys TetrMax Synopsys VCS
8 Monate
2018-01 - 2018-08

Train Control System

VHDL-Entwickler/ Verfikation VHDL OSVVM
VHDL-Entwickler/ Verfikation
  • Definition und Dokumentation von Testcases nach EN 61508 und DO254
  • Erstellen der Testcases in VHDL unter Nutzung von OSVVM
  • Durchführung der RTL- und Post-Layout-Simulation
Mentor Graphics Questa
VHDL OSVVM
Ditzingen
1 Jahr
2017-01 - 2017-12

Automation Bus System (SIL3/4)

Verifikateur
Verifikateur
  • Definition und Dokumentation von Fault-Insertion-Tests
  • Implementierung der Tests in das bestehende RTL-Designs
  • Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke
  • Unterstützung bei Synthese und Post-Layout-Simulation

HDL: VHDL

MentorGraphics ModelSim Enterprise Architect Altera Quartus
ABB Automation GmbH und ABB AB, Process Automation
Minden / Västerås
1 Jahr 3 Monate
2016-04 - 2017-06

Satelliten-Beobachtungssystem

  • Erstellen eines Verifikationsplanes anhand einer gegebenen Requirement-Specifikation            
  • Erstellen der Testumgebung und der im Verifikationsplan definierten Testcases                  
  • Durchführung der RTL- und Gatelevel-Verifikation

HDL: VHDL

MentorGraphics ModelSim Microsemi Libero
Jena-Optronik GmbH
Jena
8 Monate
2016-05 - 2016-12

Automation Mess-Systeme

  • Analyse und Pflege verschiedener RTL-Designs
  • Fehlerbehebung und Einbau neuer Funktionalität
  • Umbau von im NIOS realisierter C-Funktionalität in VHDL

HDL: VHDL

MentorGraphics ModelSim Altera Quartus
Kistler Lorch GmbH
Lorch
6 Monate
2015-10 - 2016-03

Automation Bus System

  • Verifikation bzw. Unterstützung bei der Verifikation des RTL-Designs

HDL: VHDL

MentorGraphics ModelSim Enterprise Architect
ABB Automation GmbH
Minden
3 Jahre 9 Monate
2011-10 - 2015-06

Automation Bus System

  • ASIC-Design mit VHDL
  • FPGA-Design mit VHDL
  • Verifiaktion des RTL-Designs mittels VHDL, PSL, Assertions

HDL: VHDL

MentorGraphics ModelSim Altera Quartus
Wago Kontakttechnik GmbH & Co.KG
Minden
1 Jahr 3 Monate
2010-08 - 2011-10

Ambient Light Sensor

  • partielles Redesign
  • Erstellung des Verilog-Codes für den Digitalteil eine Mixed-Signal ASICs
  • Implementierung des FPGA Teildesign zur Kontrolle eines analogen Testchips
  • Verifikation bzw. Unterstützung bei der Verifikation des Digitalteils

HDL: Verilog

Cadence NCSim XILINX ISE 12.3
Zentrum Mikroelektronik Dresden AG
Dresden
1 Jahr 2 Monate
2010-06 - 2011-07

Sensor Control

  • Verifikation bzw. Unterstützung bei der Verifikation
  • Erstellung von Testcases

HDL: Verilog

Cadence NCSim XILINX ISE 12.3
Zentrum Mikroelektronik Dresden AG
Dresden
7 Monate
2010-11 - 2011-05

Ambient Light Sensor

  • Erstellung des Verilog-Codes für den Digitalteil eine Mixed-Signal ASICs
  • Implementierung des FPGA Teildesign zur Kontrolle eines analogen Testchips
  • Verifikation bzw. Unterstützung bei der Verifikation des Digitalteils
  • Unterstützung bei der Inbetriebnahme des FPGA-Testsystems

HDL: Verilog

Cadence NCSim XILINX ISE 12.3
Zentrum Mikroelektronik Dresden AG
Dresden
6 Monate
2010-05 - 2010-10

DualGigE Camera Interface

  • Erstellung bzw. Überarbeitung Stromlaufplan
  • Erstellen des FPGA Teildesign Ethernet-Core inkl. Link-Aggregation mit RGMII-Interface sowie Validierung des Teildesign
  • Anbindung des Ethernet-Cores an ein SGMII-Interface
  • Verifikation auf Systemebene im Gesamtprojekt
  • Unterstützung bei der Inbetriebnahme des Gesamtsystems

HDL: VHDL, Verilog

MentorGraphics ModelSim XILINX ISE 12.2
Baumer-Optronic GmbH
Radeberg
5 Monate
2010-01 - 2010-05

TriggerDevice

  • Überarbeitung vorhandener Module und Erstellung neuer Module
  • Überarbeitung der Signalpfad-Konzeption
  • Modul- und Systemverifikation inkl. Testbencherstellung
  • Unterstützung bei Inbetriebnahme und Systemvalidierung

HDL: VHDL, Verilog

MentorGraphics ModelSim XILINX ISE 10.1
Baumer-Optronic GmbH
Radeberg
8 Monate
2009-03 - 2009-10

sentinel 2

  • Überarbeitung vorhandener FPGA Spezifikationen
  • Durchführung von architectural and detailed FPGA design inkl. Validierung
  • Anleitung und Kontrolle der Verifikation auf Modul- und Systemebene im Gesamtprojekt
  • Durchführung und Verantwortung der cross-Validierung im Gesamtprojekt

HDL: VHDL 

MentorGraphics ModelSim
Jena-Optronik GmbH
Jena
1 Jahr
2008-01 - 2008-12

easy-C

  • Erstellen von VHDL-Code auf der Grundlage von Matlab-Algorithmen
  • Verifikation auf Modul- und Systemebene
  • Integration und Test im Gesamtsystem

HDL: VHDL

MentorGraphics ModelSim XILINX Foundation
Signalion GmbH
Dresden
1 Jahr 1 Monat
2006-12 - 2007-12

contactbased chip card

  • Ausarbeitung eines Verifikationsplanes für System-on-Chip Module eines 32-bit μC-Systems
  • Erstellen der Assemblercodes zur Verifikation auf Grundlage des Verifikationsplanes
  • Verifizierung auf RTL- und Gatelevel
  • Verifizierung/ Charakterisierung  auf Silizium

HDL: VHDL

MentorGraphics ModelSim Technologie-Tools
Infineon Technologies AG
München
7 Monate
2006-05 - 2006-11

Software Defined Radio (SDR)

  • Spezifikation und Entwicklung der Kontroll- und Steuerlogik eines Software Defined Radio (SDR)
  • Einbindung der signalverarbeitenden Designmodule in das Gesamtdesign
  • Verifikation der Einzelmodule und des Gesamtdesigns
  • Analyse, Verifikation und Optimierung bestehender, wiederverwendbarer VHDL-Codes

HDL: VHDL

Synplicity Synplify MentorGraphics ModelSim Altera QuartusII
Rohde & Schwarz GmbH & Co. KG
München
5 Monate
2006-01 - 2006-05

contactbased chip card

  • Ausarbeitung eines Verifikationsplanes für System-on-Chip Module eines μC-Systems
  • Erstellen der Assemblercodes zur Verifikation auf Grundlage des Verifikationsplanes
  • Verifizierung auf RTL- und Gatelevel

HDL: VHDL

Cadence NC-SIM Technologie-Tools
Infineon Technologies AG
München

Aus- und Weiterbildung

Aus- und Weiterbildung

1989 ? 1995                             

Technische Universität Ilmenau                                              

Studiengang: Elektrotechnik mit der Fachrichtung Mikroelektronik                                             

Spezialisierung: Schaltkreis- und Systementwurf                                              

Abschluss: Diplom-Ingenieur Elektrotechnik

1986 ? 1988

Erweiterte Oberschule (Gymnasium), Senftenberg

Abschluss: Abitur

1976 ? 1986

Polytechnische Oberschule, Senftenberg

Abschluss: mittlere Reife

Position

Position

ASIC-/ FPGA-Design
VHDL, Verilog

Verifikation (RTL, Gatelevel, Pre-/ Post-Layout)

DfT, ATPG, Scan, BIST

Kompetenzen

Kompetenzen

Top-Skills

VHDL Verilog FPGA ASIC Xilinx Altera Synopsys Altera Quartus Xilinx Vivado ModelSim Cadence Design Systems

Produkte / Standards / Erfahrungen / Methoden

Altera/ Intel Quartus
Cadence NCSim
Enterprise Architect
MentorGraphics ModelSim
SIL nach EN 61508
Synplicity Synplify
Technologie-Tools
XILINX

EDA-Tools:

  • SYNOPSYS design tools (Design, Synthese, Simulation, Test)
  • Synplicity (FPGA Synthese)
  • ModelSim (VHDL Simulation, Verilog Simulation)
  • SynaptiCAD (Simulation, Dokumentation)
  • Cadence NCSim (Verilog Simulation, VHDL Simulation)
  • FPGA-Tools (Altera Quartus, Xilinx ISE, Actel Libereo)

 

EDA-Tool Lizenzen:

  • ModelSim DE Plus (Linux/Windows)

 

Technologien:

ASIC:

  • Atmel
  • Toshiba
  • Fujitsu
  • ZMD
  • Infineon

 

FPGA:

  • ALTERA/INTEL
  • XILINX
  • ACTEL/MICROSEMI

 

Kenntnisse:

VHDL, Verilog HDL, Perl, TCL

 

Erfahrungen:

  • Team- und Projektleitung
  • Ausarbeitung der System- /Schaltkreisspezifikation
  • Erstellen von Test-/Verifikationsplänen
  • Erstellen von Testbenches und Testabläufen/-szenarien
  • Modellieren des HDL-Code (VHDL, Verilog)
  • Synthese des HDL-Code auf Zieltechnologie
  • Einbau von Teststrukturen (Scan, BIST)
  • Funktionale Verifikation, Verifikation mittels ATPG
  • Pre- und Postlayoutsimulation
  • Technologieumsetzung (ASIC/ASIC, FPGA/ASIC)

Betriebssysteme

Linux
SUN OS, Solaris
Windows

Programmiersprachen

Assembler
Emacs
Perl
Scriptsprachen
Shell
Tcl/Tk
Verilog
VHDL
 

Hardware

ASIC
Digital Design
PLD, FPGA
Xilinx, Altera, Actel; Microsemi
Verifikation

Berechnung / Simulation / Versuch / Validierung

Cadence NCsim
Mentor Graphics Questa/ ModelSim
Synopsys VCS

Design / Entwicklung / Konstruktion

Mentor Graphics Questa
OSVVM
Synopsys Design Compiler
Synopsys TetrMax

Einsatzorte

Einsatzorte

Deutschland, Österreich, Schweiz

Deutschland: im Raum Dresden 100% Vor-Ort Einsatz, sonst ca. 50% Vor-Ort

möglich

Projekte

Projekte

1 Jahr 1 Monat
2023-04 - 2024-04

LED-Steuerung

ASIC Design und Verifikation Verilog SystemVerilog C++ ...
ASIC Design und Verifikation
Erstellen von Design-Teilblöcken und der zugehöriger Testcases in Verilog/ SystemVerilog/ C++
Erstellen von Firmware-Tastcases in C++
Verilog SystemVerilog C++ Synopsys Design Tools
1 Jahr
2022-04 - 2023-03

Automation Bus System

FPGA Design und Verifikation VHDL Xilinx VivadoHLS ...
FPGA Design und Verifikation

Definition und Dokumentation von spezifischen Interfaces

Anbindung eines Profibus-IP an ABB spezifische Interfaces

Konvertierung von Altera/ Intel basierenden Interface-IPs auf AMD/ Xilinx Basis

Verifikation bzw. Unterstützung bei der Verifikation des RTL-Designs

VHDL Xilinx VivadoHLS ModelSim
7 Monate
2022-06 - 2022-12

Laser Projektion

FPGA Design und Verifikation VHDL ModelSim Altera Quartus
FPGA Design und Verifikation
Definition und Dokumentation neuer Funktionalität
Definition und Dokumentation neuer Funktionalität und der zugehöriger Testcases in VHDL
Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke
VHDL ModelSim Altera Quartus
1 Jahr 4 Monate
2021-01 - 2022-04

RRAM

ASIC Desing & Verifikation VHDL Cadence Design Systems
ASIC Desing & Verifikation

Verifikation bestehender RTL-Blöcke

Definition und Erstellen der zugehörigen Testcases

Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke

VHDL Cadence Design Systems
1 Jahr 5 Monate
2019-08 - 2020-12

Laser Projektion

FPGA Design und Verifikation VHDL ModelSim Altera Quartus
FPGA Design und Verifikation

Definition und Dokumentation neuer Funktionalität

Definition und Dokumentation neuer Funktionalität und der zugehöriger Testcases in VHDL

Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke

VHDL ModelSim Altera Quartus
11 Monate
2018-08 - 2019-06

Automotive Radar System

ASIC Design & Verifikation
ASIC Design & Verifikation
  • DfT ? Einbau der Scan-Strukturen
  • Generieren der Testpattern (ATPG)
  • Timing-Simulation der Testpattern auf der P&R-Netzliste
Synopsys Design Compiler Synopsys TetrMax Synopsys VCS
8 Monate
2018-01 - 2018-08

Train Control System

VHDL-Entwickler/ Verfikation VHDL OSVVM
VHDL-Entwickler/ Verfikation
  • Definition und Dokumentation von Testcases nach EN 61508 und DO254
  • Erstellen der Testcases in VHDL unter Nutzung von OSVVM
  • Durchführung der RTL- und Post-Layout-Simulation
Mentor Graphics Questa
VHDL OSVVM
Ditzingen
1 Jahr
2017-01 - 2017-12

Automation Bus System (SIL3/4)

Verifikateur
Verifikateur
  • Definition und Dokumentation von Fault-Insertion-Tests
  • Implementierung der Tests in das bestehende RTL-Designs
  • Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke
  • Unterstützung bei Synthese und Post-Layout-Simulation

HDL: VHDL

MentorGraphics ModelSim Enterprise Architect Altera Quartus
ABB Automation GmbH und ABB AB, Process Automation
Minden / Västerås
1 Jahr 3 Monate
2016-04 - 2017-06

Satelliten-Beobachtungssystem

  • Erstellen eines Verifikationsplanes anhand einer gegebenen Requirement-Specifikation            
  • Erstellen der Testumgebung und der im Verifikationsplan definierten Testcases                  
  • Durchführung der RTL- und Gatelevel-Verifikation

HDL: VHDL

MentorGraphics ModelSim Microsemi Libero
Jena-Optronik GmbH
Jena
8 Monate
2016-05 - 2016-12

Automation Mess-Systeme

  • Analyse und Pflege verschiedener RTL-Designs
  • Fehlerbehebung und Einbau neuer Funktionalität
  • Umbau von im NIOS realisierter C-Funktionalität in VHDL

HDL: VHDL

MentorGraphics ModelSim Altera Quartus
Kistler Lorch GmbH
Lorch
6 Monate
2015-10 - 2016-03

Automation Bus System

  • Verifikation bzw. Unterstützung bei der Verifikation des RTL-Designs

HDL: VHDL

MentorGraphics ModelSim Enterprise Architect
ABB Automation GmbH
Minden
3 Jahre 9 Monate
2011-10 - 2015-06

Automation Bus System

  • ASIC-Design mit VHDL
  • FPGA-Design mit VHDL
  • Verifiaktion des RTL-Designs mittels VHDL, PSL, Assertions

HDL: VHDL

MentorGraphics ModelSim Altera Quartus
Wago Kontakttechnik GmbH & Co.KG
Minden
1 Jahr 3 Monate
2010-08 - 2011-10

Ambient Light Sensor

  • partielles Redesign
  • Erstellung des Verilog-Codes für den Digitalteil eine Mixed-Signal ASICs
  • Implementierung des FPGA Teildesign zur Kontrolle eines analogen Testchips
  • Verifikation bzw. Unterstützung bei der Verifikation des Digitalteils

HDL: Verilog

Cadence NCSim XILINX ISE 12.3
Zentrum Mikroelektronik Dresden AG
Dresden
1 Jahr 2 Monate
2010-06 - 2011-07

Sensor Control

  • Verifikation bzw. Unterstützung bei der Verifikation
  • Erstellung von Testcases

HDL: Verilog

Cadence NCSim XILINX ISE 12.3
Zentrum Mikroelektronik Dresden AG
Dresden
7 Monate
2010-11 - 2011-05

Ambient Light Sensor

  • Erstellung des Verilog-Codes für den Digitalteil eine Mixed-Signal ASICs
  • Implementierung des FPGA Teildesign zur Kontrolle eines analogen Testchips
  • Verifikation bzw. Unterstützung bei der Verifikation des Digitalteils
  • Unterstützung bei der Inbetriebnahme des FPGA-Testsystems

HDL: Verilog

Cadence NCSim XILINX ISE 12.3
Zentrum Mikroelektronik Dresden AG
Dresden
6 Monate
2010-05 - 2010-10

DualGigE Camera Interface

  • Erstellung bzw. Überarbeitung Stromlaufplan
  • Erstellen des FPGA Teildesign Ethernet-Core inkl. Link-Aggregation mit RGMII-Interface sowie Validierung des Teildesign
  • Anbindung des Ethernet-Cores an ein SGMII-Interface
  • Verifikation auf Systemebene im Gesamtprojekt
  • Unterstützung bei der Inbetriebnahme des Gesamtsystems

HDL: VHDL, Verilog

MentorGraphics ModelSim XILINX ISE 12.2
Baumer-Optronic GmbH
Radeberg
5 Monate
2010-01 - 2010-05

TriggerDevice

  • Überarbeitung vorhandener Module und Erstellung neuer Module
  • Überarbeitung der Signalpfad-Konzeption
  • Modul- und Systemverifikation inkl. Testbencherstellung
  • Unterstützung bei Inbetriebnahme und Systemvalidierung

HDL: VHDL, Verilog

MentorGraphics ModelSim XILINX ISE 10.1
Baumer-Optronic GmbH
Radeberg
8 Monate
2009-03 - 2009-10

sentinel 2

  • Überarbeitung vorhandener FPGA Spezifikationen
  • Durchführung von architectural and detailed FPGA design inkl. Validierung
  • Anleitung und Kontrolle der Verifikation auf Modul- und Systemebene im Gesamtprojekt
  • Durchführung und Verantwortung der cross-Validierung im Gesamtprojekt

HDL: VHDL 

MentorGraphics ModelSim
Jena-Optronik GmbH
Jena
1 Jahr
2008-01 - 2008-12

easy-C

  • Erstellen von VHDL-Code auf der Grundlage von Matlab-Algorithmen
  • Verifikation auf Modul- und Systemebene
  • Integration und Test im Gesamtsystem

HDL: VHDL

MentorGraphics ModelSim XILINX Foundation
Signalion GmbH
Dresden
1 Jahr 1 Monat
2006-12 - 2007-12

contactbased chip card

  • Ausarbeitung eines Verifikationsplanes für System-on-Chip Module eines 32-bit μC-Systems
  • Erstellen der Assemblercodes zur Verifikation auf Grundlage des Verifikationsplanes
  • Verifizierung auf RTL- und Gatelevel
  • Verifizierung/ Charakterisierung  auf Silizium

HDL: VHDL

MentorGraphics ModelSim Technologie-Tools
Infineon Technologies AG
München
7 Monate
2006-05 - 2006-11

Software Defined Radio (SDR)

  • Spezifikation und Entwicklung der Kontroll- und Steuerlogik eines Software Defined Radio (SDR)
  • Einbindung der signalverarbeitenden Designmodule in das Gesamtdesign
  • Verifikation der Einzelmodule und des Gesamtdesigns
  • Analyse, Verifikation und Optimierung bestehender, wiederverwendbarer VHDL-Codes

HDL: VHDL

Synplicity Synplify MentorGraphics ModelSim Altera QuartusII
Rohde & Schwarz GmbH & Co. KG
München
5 Monate
2006-01 - 2006-05

contactbased chip card

  • Ausarbeitung eines Verifikationsplanes für System-on-Chip Module eines μC-Systems
  • Erstellen der Assemblercodes zur Verifikation auf Grundlage des Verifikationsplanes
  • Verifizierung auf RTL- und Gatelevel

HDL: VHDL

Cadence NC-SIM Technologie-Tools
Infineon Technologies AG
München

Aus- und Weiterbildung

Aus- und Weiterbildung

1989 ? 1995                             

Technische Universität Ilmenau                                              

Studiengang: Elektrotechnik mit der Fachrichtung Mikroelektronik                                             

Spezialisierung: Schaltkreis- und Systementwurf                                              

Abschluss: Diplom-Ingenieur Elektrotechnik

1986 ? 1988

Erweiterte Oberschule (Gymnasium), Senftenberg

Abschluss: Abitur

1976 ? 1986

Polytechnische Oberschule, Senftenberg

Abschluss: mittlere Reife

Position

Position

ASIC-/ FPGA-Design
VHDL, Verilog

Verifikation (RTL, Gatelevel, Pre-/ Post-Layout)

DfT, ATPG, Scan, BIST

Kompetenzen

Kompetenzen

Top-Skills

VHDL Verilog FPGA ASIC Xilinx Altera Synopsys Altera Quartus Xilinx Vivado ModelSim Cadence Design Systems

Produkte / Standards / Erfahrungen / Methoden

Altera/ Intel Quartus
Cadence NCSim
Enterprise Architect
MentorGraphics ModelSim
SIL nach EN 61508
Synplicity Synplify
Technologie-Tools
XILINX

EDA-Tools:

  • SYNOPSYS design tools (Design, Synthese, Simulation, Test)
  • Synplicity (FPGA Synthese)
  • ModelSim (VHDL Simulation, Verilog Simulation)
  • SynaptiCAD (Simulation, Dokumentation)
  • Cadence NCSim (Verilog Simulation, VHDL Simulation)
  • FPGA-Tools (Altera Quartus, Xilinx ISE, Actel Libereo)

 

EDA-Tool Lizenzen:

  • ModelSim DE Plus (Linux/Windows)

 

Technologien:

ASIC:

  • Atmel
  • Toshiba
  • Fujitsu
  • ZMD
  • Infineon

 

FPGA:

  • ALTERA/INTEL
  • XILINX
  • ACTEL/MICROSEMI

 

Kenntnisse:

VHDL, Verilog HDL, Perl, TCL

 

Erfahrungen:

  • Team- und Projektleitung
  • Ausarbeitung der System- /Schaltkreisspezifikation
  • Erstellen von Test-/Verifikationsplänen
  • Erstellen von Testbenches und Testabläufen/-szenarien
  • Modellieren des HDL-Code (VHDL, Verilog)
  • Synthese des HDL-Code auf Zieltechnologie
  • Einbau von Teststrukturen (Scan, BIST)
  • Funktionale Verifikation, Verifikation mittels ATPG
  • Pre- und Postlayoutsimulation
  • Technologieumsetzung (ASIC/ASIC, FPGA/ASIC)

Betriebssysteme

Linux
SUN OS, Solaris
Windows

Programmiersprachen

Assembler
Emacs
Perl
Scriptsprachen
Shell
Tcl/Tk
Verilog
VHDL
 

Hardware

ASIC
Digital Design
PLD, FPGA
Xilinx, Altera, Actel; Microsemi
Verifikation

Berechnung / Simulation / Versuch / Validierung

Cadence NCsim
Mentor Graphics Questa/ ModelSim
Synopsys VCS

Design / Entwicklung / Konstruktion

Mentor Graphics Questa
OSVVM
Synopsys Design Compiler
Synopsys TetrMax

Vertrauen Sie auf GULP

Im Bereich Freelancing
Im Bereich Arbeitnehmerüberlassung / Personalvermittlung

Fragen?

Rufen Sie uns an +49 89 500316-300 oder schreiben Sie uns:

Das GULP Freelancer-Portal

Direktester geht's nicht! Ganz einfach Freelancer finden und direkt Kontakt aufnehmen.