Deutschland: im Raum Dresden 100% Vor-Ort Einsatz, sonst ca. 50% Vor-Ort
Definition und Dokumentation von spezifischen Interfaces
Anbindung eines Profibus-IP an ABB spezifische Interfaces
Konvertierung von Altera/ Intel basierenden Interface-IPs auf AMD/ Xilinx Basis
Verifikation bzw. Unterstützung bei der Verifikation des RTL-Designs
Verifikation bestehender RTL-Blöcke
Definition und Erstellen der zugehörigen Testcases
Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke
Definition und Dokumentation neuer Funktionalität
Definition und Dokumentation neuer Funktionalität und der zugehöriger Testcases in VHDL
Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke
HDL: VHDL
HDL: VHDL
HDL: VHDL
HDL: VHDL
HDL: VHDL
HDL: Verilog
HDL: Verilog
HDL: Verilog
HDL: VHDL, Verilog
HDL: VHDL, Verilog
HDL: VHDL
HDL: VHDL
HDL: VHDL
HDL: VHDL
HDL: VHDL
- Erstellen der Assemblercodes zur Verifikation auf Grundlage des Verifikationsplanes
- Verifizierung auf RTL- und Gatelevel
HDL: VHDL- Verifizierung anhand von Referenzdaten, Timingsimulation
- Synthese auf Zieltechnologie und statische Timinganalyse
HDL: VHDL- Entwicklung, Verifizierung und Implementierung von neuer, zusätzlicher Funktionalität und Einbindung in ein bestehendes VHDL-Design
- Analyse, Verifikation und Optimierung bestehenden VHDL-Code
HDL: VHDL- Unterstützung der physischen Implementierung der Blöcke durch Synthese, statische Timing-Analyse sowie Placement-Vorgaben für den APR-Prozess
HDL: Verilog- kritische Pfadanalyse und dessen Verifikation
HDL: Verilog- funktionale Verifikation, Verifikation mittels ATPG und BIST
HDL: VHDL- Mithilfe bei der Gestaltung von Testmustern und den daraus ableitbaren Testbenches
Tools: SynaptiCAD, Synopsys Design Tools- HDL-Modellierung (Erstellen der HDL, Erstellen der Testbench, Verifikation, Gesamtsimulation)
- FPGA-Design (Synthese, Verifikation)
- Mitarbeit bei der Entwicklung des Prototypenboards, Spezifikation der Testumgebung, Unterstützung bei Softwareentwicklung und Systemtest
- ASIC-Design (Synthese, Prelayoutsimulation, Testbencherstellung (ATPG, BIST), Postlayoutsimulation)
HDL: VHDL- Test eines Interbus-Slave
- Technologieumsetzung (ASIC/ASIC)
- Einbau herstellerspezifischer Teststrukturen, Einbau von Scanstrukturen
HDL: Verilogu.a.:
· Projektleitung
· HDL-Modellierung und Verifikation
· Fast Prototyping mittels FPGAs
· Technologieumsetzung (ASIC/ASIC, FPGA/ASIC, ASIC/FPGA)
· ASIC-Design (Synthese, Erstellung der Testbenches, Pre-/
Postlayoutsimulation, Scaninsertion)
HDL: VHDL, Verilogu.a.:
· Projektleitung
· Unterstützung bei der Erstellung bzw. Ausarbeitung der Schaltkreis-
und Systemspezifikation
· HDL-Modellierung und Verifikation
· FPGA-Design
· Mitarbeit an der Entwicklung von Prototypenboards
· Systemtest/ Unterstützung des Kunden beim Systemtest
· ASIC-Design (Synthese, Erstellung der Testbenches, Pre-/
Postlayoutsimulation, Scaninsertion)
HDL: VHDL, Verilog1989 ? 1995
Technische Universität Ilmenau
Studiengang: Elektrotechnik mit der Fachrichtung Mikroelektronik
Spezialisierung: Schaltkreis- und Systementwurf
Abschluss: Diplom-Ingenieur Elektrotechnik
1986 ? 1988
Erweiterte Oberschule (Gymnasium), Senftenberg
Abschluss: Abitur
1976 ? 1986
Polytechnische Oberschule, Senftenberg
Abschluss: mittlere Reife
ASIC-/ FPGA-Design
VHDL, Verilog
Verifikation (RTL, Gatelevel, Pre-/ Post-Layout)
DfT, ATPG, Scan, BIST
EDA-Tools:
EDA-Tool Lizenzen:
Technologien:
ASIC:
FPGA:
Kenntnisse:
VHDL, Verilog HDL, Perl, TCL
Erfahrungen:
Deutschland: im Raum Dresden 100% Vor-Ort Einsatz, sonst ca. 50% Vor-Ort
Definition und Dokumentation von spezifischen Interfaces
Anbindung eines Profibus-IP an ABB spezifische Interfaces
Konvertierung von Altera/ Intel basierenden Interface-IPs auf AMD/ Xilinx Basis
Verifikation bzw. Unterstützung bei der Verifikation des RTL-Designs
Verifikation bestehender RTL-Blöcke
Definition und Erstellen der zugehörigen Testcases
Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke
Definition und Dokumentation neuer Funktionalität
Definition und Dokumentation neuer Funktionalität und der zugehöriger Testcases in VHDL
Optimierung, Re-Design bzw. Erweiterung und Verifikation bestehender RTL-Blöcke
HDL: VHDL
HDL: VHDL
HDL: VHDL
HDL: VHDL
HDL: VHDL
HDL: Verilog
HDL: Verilog
HDL: Verilog
HDL: VHDL, Verilog
HDL: VHDL, Verilog
HDL: VHDL
HDL: VHDL
HDL: VHDL
HDL: VHDL
HDL: VHDL
- Erstellen der Assemblercodes zur Verifikation auf Grundlage des Verifikationsplanes
- Verifizierung auf RTL- und Gatelevel
HDL: VHDL- Verifizierung anhand von Referenzdaten, Timingsimulation
- Synthese auf Zieltechnologie und statische Timinganalyse
HDL: VHDL- Entwicklung, Verifizierung und Implementierung von neuer, zusätzlicher Funktionalität und Einbindung in ein bestehendes VHDL-Design
- Analyse, Verifikation und Optimierung bestehenden VHDL-Code
HDL: VHDL- Unterstützung der physischen Implementierung der Blöcke durch Synthese, statische Timing-Analyse sowie Placement-Vorgaben für den APR-Prozess
HDL: Verilog- kritische Pfadanalyse und dessen Verifikation
HDL: Verilog- funktionale Verifikation, Verifikation mittels ATPG und BIST
HDL: VHDL- Mithilfe bei der Gestaltung von Testmustern und den daraus ableitbaren Testbenches
Tools: SynaptiCAD, Synopsys Design Tools- HDL-Modellierung (Erstellen der HDL, Erstellen der Testbench, Verifikation, Gesamtsimulation)
- FPGA-Design (Synthese, Verifikation)
- Mitarbeit bei der Entwicklung des Prototypenboards, Spezifikation der Testumgebung, Unterstützung bei Softwareentwicklung und Systemtest
- ASIC-Design (Synthese, Prelayoutsimulation, Testbencherstellung (ATPG, BIST), Postlayoutsimulation)
HDL: VHDL- Test eines Interbus-Slave
- Technologieumsetzung (ASIC/ASIC)
- Einbau herstellerspezifischer Teststrukturen, Einbau von Scanstrukturen
HDL: Verilogu.a.:
· Projektleitung
· HDL-Modellierung und Verifikation
· Fast Prototyping mittels FPGAs
· Technologieumsetzung (ASIC/ASIC, FPGA/ASIC, ASIC/FPGA)
· ASIC-Design (Synthese, Erstellung der Testbenches, Pre-/
Postlayoutsimulation, Scaninsertion)
HDL: VHDL, Verilogu.a.:
· Projektleitung
· Unterstützung bei der Erstellung bzw. Ausarbeitung der Schaltkreis-
und Systemspezifikation
· HDL-Modellierung und Verifikation
· FPGA-Design
· Mitarbeit an der Entwicklung von Prototypenboards
· Systemtest/ Unterstützung des Kunden beim Systemtest
· ASIC-Design (Synthese, Erstellung der Testbenches, Pre-/
Postlayoutsimulation, Scaninsertion)
HDL: VHDL, Verilog1989 ? 1995
Technische Universität Ilmenau
Studiengang: Elektrotechnik mit der Fachrichtung Mikroelektronik
Spezialisierung: Schaltkreis- und Systementwurf
Abschluss: Diplom-Ingenieur Elektrotechnik
1986 ? 1988
Erweiterte Oberschule (Gymnasium), Senftenberg
Abschluss: Abitur
1976 ? 1986
Polytechnische Oberschule, Senftenberg
Abschluss: mittlere Reife
ASIC-/ FPGA-Design
VHDL, Verilog
Verifikation (RTL, Gatelevel, Pre-/ Post-Layout)
DfT, ATPG, Scan, BIST
EDA-Tools:
EDA-Tool Lizenzen:
Technologien:
ASIC:
FPGA:
Kenntnisse:
VHDL, Verilog HDL, Perl, TCL
Erfahrungen:
Direktester geht's nicht! Ganz einfach Freelancer finden und direkt Kontakt aufnehmen.